Latest Post :
Loading...
Home » » Jam Digital JK Flip-Flop ALA LOGIKA DELGER

Jam Digital JK Flip-Flop ALA LOGIKA DELGER

Wednesday, 1 June 2011 | 0 comments

Pada FF JK ini, masukan J dan K disebut masukan pengendali karena kedua masukanini yang menentukan keadaan yang harus dipilih oleh FF pada saat pulsa clock tiba(dapat pinggiran positif atau negatif, tergantung kepada jenis FFnya). FF ini berbedadengan FF-D karena pada FF-JK masukan clock adalah masukan yang dicacah, danmasukan J serta K adalah masukan yang mengendalikan FF itu. Cara kerja dari FF-JKadalah sebagai berikut :
1.Pada saat J dan K keduanya rendah, gerbang AND tidak memberikan tanggapan
sehingga keluaran Q tetap bertahan pada keadaan terakhirnya.
2.Pada saat J rendah dan K tinggi, maka FF akan diseret hingga diperoleh keluaranQ = 0 (kecuali jika FF memang sudah dalam keadaan reset atau Q memang sudahpada keadaan rendah).
3.Pada saat J tinggi dan K rendah, maka masukan ini akan mengeset FF hinggadiperoleh keluaran Q = 1 (kecuali jika FF memang sudah dalam keadaan set atauQ sudah dalam keadaan tinggi).
4.Pada saat J dak K kedua-duanya tinggi, maka FF berada dalam keadaan "toggle",artinya keluaran Q akan berpindah pada keadaan lawan jika pinggiran pulsaclocknya tiba. 
 FF JK mempunyai masukan "J" dan "K". FF ini "dipicu" oleh suatu pinggiran pulsa clock positif atau negatif. FF JK merupakan rangkaian dasar untuk menyusun sebuah pencacah. FF JK dibangun dari rangkaian dasar FF-SR dengan menambahkan duagerbang AND pada masukan R dan S serta dilengkapi dengan rangkaian diferensiatorpembentuk denyut pulsa clock. Seperti gambar :


\

Pada FF JK ini, masukan J dan K disebut masukan pengendali karena kedua masukanini yang menentukan keadaan yang harus dipilih oleh FF pada saat pulsa clock tiba(dapat pinggiran positif atau negatif, tergantung kepada jenis FFnya). FF ini berbedadengan FF-D karena pada FF-JK masukan clock adalah masukan yang dicacah, danmasukan J serta K adalah masukan yang mengendalikan FF itu. Cara kerja dari FF-JKadalah sebagai berikut :

1. Pada saat J dan K keduanya rendah, gerbang AND tidak memberikan tanggapan
sehingga keluaran Q tetap bertahan pada keadaan terakhirnya.
2. Pada saat J rendah dan K tinggi, maka FF akan diseret hingga diperoleh keluaranQ = 0 (kecuali jika FF memang sudah dalam keadaan reset atau Q memang sudahpada keadaan rendah).
3. Pada saat J tinggi dan K rendah, maka masukan ini akan mengeset FF hinggadiperoleh keluaran Q = 1 (kecuali jika FF memang sudah dalam keadaan set atauQ sudah dalam keadaan tinggi).
4. Pada saat J dak K kedua-duanya tinggi, maka FF berada dalam keadaan "toggle",artinya keluaran Q akan berpindah pada keadaan lawan jika pinggiran pulsaclocknya tiba.

Berikut adalah aplikasi dari JK_flip-flop, yaitu Jam digital JK_flip-flop ALA LOGIKA DELGER






mungkin itu keliatan nya rumit. padal tidak sama sekali tapi kalo diliat di rangkaian ke 3 dari bawah itu adalah dasar nya, tapi karena digabung makanya agak rumit!! apalagi kalo jalur rangkaian nya diganti dengan BUS !! lebih simpel lagi,,,
kalo pingin melihat simulasi aslinya download file proteusnya
disini dan modifikasi sesuka hati, sesuai LOGIKA mu !!








<iframe width="420" height="315" src="http://www.youtube.com/embed/fW-AIsw-3_Y" frameborder="0" allowfullscreen></iframe>



Share this article :

No comments:

 
Support : Creating Website | D'ELGER Template | FadeL
Copyright © 2013. LOGIKA D'ELGER - All Rights Reserved
Template Modify by Creating Website
Proudly powered by Blogger